synplify pro 2019

Synplify这工具确实挺厉害的，它是新思科技出的，专门搞FPGA综合。你想想，现在芯片设计越来越复杂，它能帮设计师快速搞定那些超大规模的FPGA，还能优化面积、降低功耗，甚至自动处理软错误，这对咱们搞硬件的人来说简直是福音。它不只是做综合，还涵盖了验证、调试甚至物理综合，功能非常全面。 跟传统工具比，它速度快了5到10倍，还支持VHDL和Verilog这些标准语言，用起来顺手多了。我特别喜欢它的那些优化算法，比如那个BEST算法和自动Retiming，据说能把性能再提个25%，这在追求极致性能的项目里太关键了。而且它还能自动识别RAM，省去了繁琐的例化步骤，写代码都轻松不少。 最让我觉得贴心的是它集成了Identify调试工具，能在RTL级实时调试，软硬件协同仿真也方便了，这能省下不少开发周期。再加上它支持多FPGA厂商，还有像HAPS这样的原型验证系统，从设计到验证一条龙服务，确实让复杂的高端设计变得没那么棘手了。对于想快速验证想法或者做ASIC原型的团队来说，这工具绝对是提升效率的利器。

synplify是由世界领先的软件和IP设计，验证和制造电子元件和系统的使用的Synopsys公司推出的综合工具，能够提供用户一个高品质，高性能和易于使用的FPGA实现和调试环境，采用FPGA工具套件能够增益设计师快速进入超结果为复杂的FPGA，面积优化成本和降低功耗，自动化软错误缓解，分层设计能力和多FPGA厂商的支持。不仅仅如此，synplify还涵盖了可编辑洛期间的综合，验证，调试，物理综合及原型验证等领域。

相比较于传统的综合工具，synplify要快上5~10倍，软件上的所有产品都支持业界标准设计语言(VHDL和Verilog)并且能够应用于最多的通用操作系统之上，而且synplify在通讯、半导体、航空/航天、计算机等诸多领域都有着广泛的应用。小编提供的是synplify pro 2019，此版本用户可免费使用，欢迎下载支持！

软件特色

1、为复杂可编程逻辑设计提供了优秀的HDL综合解决方案；

2、包含了BEST算法对设计进行整体优化；

3、自动对关键路径做Retiming，可以提高性能高达25%；

4、支持VHDL和Verilog的混合设计输入，并支持网表*.edn文件的输入；

5、增强了对System Verilog的支持；

6、Pipeline功能提高了乘法器和ROM的性能；

7、有限状态机优化器可以自动找到最优的编码方法；

8、在timing报告和RTL视图及RTL源代码之间进行交互索引；

9、自动识别RAM，避免了繁复的RAM例化。

主要功能

集成了Synplify Pro所有的优化选项，包括BEST算法、Resource Sharing，Retiming和Cross-Probing等等。更集成了专利的Graph-Based Physical Synthesis综合技术，并提供Floor Plan选项，是业界领先的FPGA物理综合解决方案，能把高端FPGA性能发挥到最好；从而可以轻松应对复杂的高端FPGA设计和单芯片ASIC 原型验证。

这些特有的功能包括：

全面兼容ASIC代码；

支持Gated Clock的转换；

支持Design Ware的转换。

同时，因为整合了在线调试工具Identify，极大的方便了用户进行软硬件协同仿真，确保设计一次成功，从而大大缩短了整个软硬件开发和调试的周期。

Identify是唯一的RTL级调试工具，能够在FPGA运行时对其进行实时调试，加快整个FPGA验证的速度。Identify软件有Instrumentor和Debugger两部分。

在调试前，通过Instrumentor设定需要观测的信号和断点信息，然后进行综合，布局布线。最后，通过Debugger进行在线调试。

Synplify Premier HDL Analyst提供优秀的代码优化和图形化分析调试界面；

Certify 确保客户在使用多片FPGA进行ASIC/SoC验证时快速而高效地完成工作；

现在Synopsys 又推出了基于DSP算法的代码产生和综合工具Synplify DSP，架起了算法验证和RTL代码实现之间的桥梁；

HAPS是高性能的ASIC原型验证系统，大大减少了一次流片成功的风险及节省了产品推向市场时间。